2D NAND 的輝煌與瓶頸

NAND vs. NOR：儲存市場的開端

NAND Flash 問世之初，市場由另一種架構 NOR 主導。NOR 擁有更快的隨機存取速度，類似 DRAM，因此被用於儲存 BIOS 等關鍵啟動程式碼。然而，NAND 的串列式架構使其單元可以更緊密地排列，實現了更高的儲存密度與更低的單位成本，這為它挑戰傳統硬碟（HDD）的地位奠定了基礎。2005 年蘋果 iPod 全面採用 NAND 作為儲存媒介，引爆了市場需求，最終超越 NOR 成為主流。

擴展之路與物理極限

在 2D 時代，提升儲存密度的手段主要有二：一是遵循摩爾定律縮小單元尺寸，二是發展多層單元技術。然而，當製程推進到 15/16 奈米節點時，物理極限浮現：

• 電子數量過少：微縮後的浮動閘只能容納數十個電子，微小的電荷流失就可能導致資料錯誤，可靠性急劇下降。
• 單元間干擾：單元間距極度縮小，導致彼此的電場相互干擾，影響讀寫穩定性。
• 成本效益遞減：製造這些微小結構需要極紫外光（EUV）微影技術，但因其延遲，廠商不得不採用更昂貴的多重曝光技術，導致每位元的成本不降反升。

這些挑戰宣告了 2D NAND 擴展之路的終結，迫使業界尋找全新的解決方案。

3D NAND 的崛起與架構演進

既然橫向擴展已不可能，唯一的出路就是「向上發展」。3D NAND 的核心思想是將記憶體單元垂直堆疊。這種方法的最大優點是，儲存密度的增加不再依賴於單元的平面尺寸，因此可以放寬對微影技術的要求，轉而專注於堆疊層數的增加。

核心技術比較：從浮動閘到電荷陷阱

早期 3D NAND 嘗試保留 2D 的浮動閘設計，但在垂直深孔中精確製造數百個相互絕緣的浮動閘極其困難。為此，業界轉向了「電荷陷阱」技術，它使用絕緣的氮化矽來捕獲電子，更適合 3D 製造。

3D NAND 技術競賽與路線選擇

在 3D NAND 發展初期，各大廠商提出了多種架構，探索可行的量產方案。這是一場決定未來技術走向的關鍵競賽。

Toshiba 的 BiCS (Gate-First) 方法

全名 Bit Cost Scalable，其製程被形象地稱為「堆疊、鑽孔、填充」。此法製程相對簡單，但因使用多晶矽作為控制閘，其較高的電阻會影響讀寫效能，並導致讀寫電壓窗口變窄，更容易出錯。這個「多晶矽問題」是早期 BiCS 架構的主要瓶頸。

Samsung 的 TCAT (Gate-Last) 方法

全名 Terabit Cell Array Transistor，採用更複雜的「後閘極」製程。它先用「犧牲層」佔位，完成通道製作後，再移除犧牲層並填充效能更好的金屬作為閘極。雖然製程步驟繁瑣，但最終產品的效能和可靠性遠超 Gate-First 方案，奠定了三星在 3D NAND 時代的領導地位。此技術又被稱為 TCAT。

其他廠商的探索

同一時期，三星還提出了 VRAT、VSAT 等多種架構；Toshiba 則推出了將通道彎曲成 U 形的 P-BiCS；而 Intel、SK Hynix 和 Micron 最初嘗試在 3D 架構中沿用浮動閘技術，但最終大多轉向了更具優勢的電荷陷阱技術路線。

時代影響與未來挑戰

三星在 2013 年率先推出 24 層 3D NAND，重塑了產業格局。隨著技術成熟，堆疊層數與儲存密度不斷攀升，展現了驚人的擴展潛力。

當前的挑戰：高深寬比蝕刻 (HARC)

如今，3D NAND 的競爭焦點已轉移到堆疊層數上，領導廠商已邁向 300-400 層，未來更上看 1000 層。然而，層數越多，需要鑽的孔就越深。要在數百奈米寬的孔洞中，垂直向下蝕刻數微米的深度（高深寬比超過 60:1），同時保持孔洞的筆直與均勻，是一項巨大的技術挑戰。

解決方案：低溫蝕刻 (Cryogenic Etch)

為了解決 HARC 的難題，業界正在開發低溫蝕刻等新技術。透過將晶圓溫度降至攝氏 -70 度甚至更低，可以提高蝕刻速率和垂直精確度，同時降低對環境的影響，為未來堆疊更多層數的 3D NAND 鋪平道路。